為什么你的待機(jī)電流壓不下來？可能是PCB埋了雷
2026年03月21日 15:43你有沒有遇到這種情況：主控芯片標(biāo)稱待機(jī)電流100μA，軟件也進(jìn)了深度睡眠，可整機(jī)實(shí)測(cè)靜態(tài)電流卻高出十幾倍？別急著懷疑固件或換芯片——問題很可能出在PCB實(shí)現(xiàn)上。
這不只是控制邏輯的問題，更是PCB層面的設(shè)計(jì)考量：使能信號(hào)是否穩(wěn)定？MOS管開關(guān)路徑是否足夠短？斷電后回路會(huì)不會(huì)通過其他路徑“偷電”？比如某個(gè)傳感器的地雖然電源斷了，但信號(hào)線還連著主控，形成漏電通路——這種細(xì)節(jié)，仿真不一定能抓到，只有實(shí)測(cè)才會(huì)暴露。
再比如電源域隔離。很多工程師會(huì)在原理圖上畫出獨(dú)立供電，但在PCB布局時(shí)為了布線方便，把多個(gè)域的地混在一起鋪銅，結(jié)果域間干擾嚴(yán)重，不僅功耗上不去，還影響喚醒穩(wěn)定性。
還有DC-DC與LDO的搭配使用。我們見過不少設(shè)計(jì)，在主電源用高效DC-DC，卻在后級(jí)為圖省事全用LDO穩(wěn)壓，忽略了壓差大時(shí)的熱損耗。正確的做法是在關(guān)鍵節(jié)點(diǎn)評(píng)估效率與噪聲的平衡，必要時(shí)加入功率MOS做硬開關(guān)，真正實(shí)現(xiàn)“斷得干凈”。
這些都不是理論難題，而是工程落地的經(jīng)驗(yàn)判斷。芯片廠給的是理想條件下的數(shù)據(jù)，而我們要面對(duì)的是寄生參數(shù)、布局限制、成本約束。真正的低功耗，是系統(tǒng)思維+工藝實(shí)現(xiàn)的結(jié)合。
我不是要挑戰(zhàn)誰的專業(yè)，而是想說：軟件決定功能上限，硬件決定性能底線，而PCB，是讓一切設(shè)計(jì)真正落地的物理基礎(chǔ)。